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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.10
- 수록면
- 9 - 14 (6page)
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본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 0.032㎟을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.
목차
요약
Abstract
1. 서론
2. DLL 기반 주파수 체배기
3. 측정결과
4. 결론
References
참고문헌 (0)
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