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논문 기본 정보

자료유형
학술저널
저자정보
최영식 (부경대학교) 최혁환 (부경대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제15권 제7호
발행연도
2011.7
수록면
1,552 - 1,558 (7page)

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본 논문에서는 전압제어지연단(Voltage Controlled Delay Line: VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상ㆍ지연고정루프(PhaseㆍDelay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상ㆍ자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 0.18㎛ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.
#위상고정루프 #위상지연고정루프 #전압제어지연단 #Phase Locked Loop (PLL) #PhaseㆍDelay Locked Loop (P-DLL) #Voltage Controlled Delay line (VCDL)

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 이중루프 위상ㆍ지연고정루프
Ⅲ. 잡음 해석
Ⅳ. 제안된 이중루프 위상-지연 고정루프 설계
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
참고문헌

참고문헌 (7)

참고문헌 신청
1. [학술지(정기간행물)] - John G. Maneatis / 2003 / Self-Biased High-Bandwidth Low-Jitter 1-to-4096 Multiplier Clock Generator PLL / IEEE JSSC 38 (11) : 1795 ~ 1801 google schola 2. [학술지(정기간행물)] - J. Maneatis / 1996 / Low-jitter process-independent DLL and PLL based on self-biased techniques / IEEE J. Solid-State Circuits 31 : 1723 ~ 1732 google schola 3. [학술지(정기간행물)] - R. B. Staszewski / 2005 / Phase-domain all-digital phaselocked loop / IEEE Trans. Circuits Syst. II, Exp. Briefs 52 (3) : 159 ~ 163 google schola 4. [학술지(정기간행물)] - Stefanos Sidiropoulos / 1997 / A Semidigital Dual Delay-Locked Loop / IEEE JSSC 32 (11) google schola 5. [학술지(정기간행물)] - Abdulkerim L.Cobanm / 2005 / A 2.5-3.125 Gb/s Quad Transceiver With Second-Order Analog DLL-Based CDRs / IEEE JSSC 40 (9) google schola

이 논문의 저자 정보

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