지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.1
- 수록면
- 137 - 144 (8page)
이용수
초록· 키워드
오류제보하기
125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 4×8 matrix 구조의 delay line을 사용한다. 또한, 4×8 matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 0.11-㎛ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 480×550 ㎛²과 9.6 mW이다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 32 위상의 클럭을 출력하는 DLL
Ⅲ. 칩 구현 및 측정 결과
Ⅳ. 결론
참고문헌
참고문헌 (6)
참고문헌 신청
J. G. Maneatis / 1993 / Precise Delay Generation Using Coupled Oscillators / IEEE J. Solid-State Circuits 28(12):1273~1282
S. Sidiropoulos / 1997 / A Semidigital Dual Delay-Locked Loop / IEEE J. Solid-State Circuits 32(11):1683~1692
Y. Moon / 2000 / An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance / IEEE J. Solid-State Circuits 35(3):377~384
J.-M. Chou / 2006 / Phase averaging and interpolation using resistor strings or resistor rings for multi-phase clock generation / IEEE Trans. Circuits Syst. I, Reg. Papers 53(5):984~991
Y.-S. Kim / 2011 / A 110 MHz to 1.4 GHz Locking 40-Phase All-Digital DLL / IEEE J. Solid-State Circuits 46(2):435~444
S. Sidiropoulos / 1997 / A Semidigital Dual Delay-Locked Loop / IEEE J. Solid-State Circuits 32(11):1683~1692
Y. Moon / 2000 / An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance / IEEE J. Solid-State Circuits 35(3):377~384
J.-M. Chou / 2006 / Phase averaging and interpolation using resistor strings or resistor rings for multi-phase clock generation / IEEE Trans. Circuits Syst. I, Reg. Papers 53(5):984~991
Y.-S. Kim / 2011 / A 110 MHz to 1.4 GHz Locking 40-Phase All-Digital DLL / IEEE J. Solid-State Circuits 46(2):435~444
이 논문의 저자 정보
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2014-550-002862373