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학술저널
저자정보
김영운 (충북대학교) 서해준 (충북대학교) 한세환 (충북대학교) 조태원 (충북대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第46卷 SD編 第12號
발행연도
2009.12
수록면
1 - 9 (9page)

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이 논문의 연구 히스토리 (5)

2009

새로운 구조의 전가산기 캐리 출력 생성회로
김영운 ,  서해준 ,  한세환 외 1명 전자공학회논문지-SD 2009.12 학술저널
새로운 구조의 고속 1비트 전가산기 회로설계
김영운 ,  서해준 ,  조태원 대한전자공학회 학술대회 2009.07 학술대회자료
새로운 구조의 고속 1비트 전가산기 회로설계
김영운 ,  서해준 ,  조태원 대한전자공학회 학술대회 2009.07 학술대회자료

2008

0.18 CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계
김영운 ,  서해준 ,  조태원 전기전자학회논문지 2008.03 학술저널

2007

고속동작 가능한 새로운 1-비트 전가산기 설계
김영운 ,  손위 ,  서해준 외 1명 대한전자공학회 학술대회 2007.11 학술대회자료

초록· 키워드

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가산기는 기본적인 산술 연산 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 본 논문에서는 기존의 모듈Ⅰ과 모듈Ⅲ를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈Ⅰ을 거치지 않고 입력 A, B, Cin에 의해 모듈Ⅲ를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 0.18㎛ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교 하였다.
#CMOS #Full Adder #Carry-out #PDP #Delay-time

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 기존의 전가산기 회로
Ⅲ. Hybrid 전가산기의 구조에 따른 분류
Ⅳ. 제안한 전가산기 회로
Ⅴ. 성능 평가
Ⅵ. 결론
참고문헌
저자소개

참고문헌 (10)

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1. [학술지(정기간행물)] - R. Zimmermann / 1997 / Low-power logic styles: CMOS versus pass-transistor logic / IEEE J. Solid-State Circuits 32 (7) : 1079 ~ 1090 google schola 2. [학술지(정기간행물)] - A. Rjoub / 1998 / Low-Power Domini Logic Multiplier Using Low-Swing Technique / in Proceeding of IEEE International Conference on Electronics, Circuits and Systems 2 : 45 ~ 48 google schola 3. [학술지(정기간행물)] - N. Zhuang / 1992 / A New Design of the CMOS Full Adder / IEEE Journal of Solid-Stats Circuits 27 (5) : 840 ~ 844 google schola 4. [학술지(정기간행물)] - Jyh-Ming Wang / 1994 / New Efficient Design for XOR-XNOR Functions on the Transistor Level / IEEE Journal of Solid-Stats Circuits 29 (7) : 780 ~ 786 google schola 5. [학술대회논문] - M. Zang / 2003 / A novel hybrid pass logic with static CMOS output drive full-adder cell / in Proc. IEEE Int. Symp. Circuit Syst. : 317 ~ 320 google schola

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