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논문 기본 정보

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저널정보
대한전기학회 전기학회논문지 C 전기학회논문지 제55C권 제3호
발행연도
2006.3
수록면
111 - 115 (5page)

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We investigated accelerated soft error rate(ASER) in 8M static random access memory (SRAM) cells. The effects on ASER by well structure, operational voltage, and cell transistor threshold voltage are examined. The ASER decreased exponentially with respect to operational voltage. The chips with buried nwelll layer showed lower ASER than those either with normal well structure or with buried nwell ＋ buried pwell structure. The ASER decreased as the ion implantation energy onto buried nwell changed from 1.5 MeV to 1.0 MeV. The lower viscosity of the capping layer also revealed lower ASER value. The decrease in the threshold voltage of driver or load transistor in SRAM cells caused the increase in the transistor on-current, resulting in lower ASER value. We confirmed that in order to obtain low ASER SRAM cells, it is necessary to use the buried nwelll structure scheme and to fabricate the cell transistors with low threshold voltage and high on-current.
#Accelerated Soft Error Rate #Buried Well #Cell Transistor #Static RAM

목차

Abstract
1. 서론
2. 실험
3. 특성 분석
4. 결론
참고문헌
저자소개

참고문헌 (3)

참고문헌 신청
[학술지(정기간행물)] - Larry D. Edmonds / 1991. / IEEE Transactions on Nuclear Science 38 : 828 ~ 833 google schola [학술지(정기간행물)] - Sai-Wai Fu / 1985. / IEEE Transactions on Electron Devices vol. ED-32 : 49 ~ 54 google schola [학술지(정기간행물)] - Barbara Chappell / / IEEE Transactions on Electron Devices vol. : 031 031 042 042 ~ google schola

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