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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第2號
발행연도
2007.2
수록면
19 - 24 (6page)

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최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 2¹³-1 PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10ps<SUB>RMS</SUB> 클럭 지터 및 40ps<SUB>p-p</SUB> 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80㎽ 전력소모를 보인다.
#CDR #CMOS #GDDR #Half-rate #Serial Links

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. Half-Rate CDR 회로설계
Ⅲ. Layout 및 Post-layout 시뮬레이션
Ⅳ. 결론
참고문헌
저자소개

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