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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2015.2
- 수록면
- 407 - 413 (7page)
이용수
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2015
2013
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본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. L.K.Wang이 제안한 십진 부동소수점 가산기
Ⅲ. 제안된 십진 부동소수점 가산기
Ⅳ. 시뮬레이션 검증 및 성능 평가
Ⅴ. 결론
REFERENCES
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