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본 논문은 W 비트 입력으로부터 W 비트를 출력하는 고정길이 제곱기의 디자인 방법을 제안한다. 효율적으로 양자화 오차를 보상하기 위해 modified Booth 인코더의 출력정보를 이용하여 오차보상 바이어스를 생성한다. 절사(truncation)된 부분이 양자화 오차에 미치는 영향에 따라 두 그룹(major/minor group)으로 나누고, 각 그룹에 서로 다른 오차보상 방법을 적용하여 절사된 부분을 보상한다. 시뮬레이션을 통해 제안한 오차보상 방법이 기존의 방법에 비해 절대 양자화 최대오차, 평균오차, 분산과 같은 성능 비교 파라미터에서 각각 30%, 24%, 43% 정도 적음을 보인다. 또한, 제안한 고정길이 제곱기는 이상적인 제곱기보다 면적과 전력소모 면에서 각각 약 28%, 27% 까지 적음을 보인다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. Booth-Folding을 이용한 제곱기
Ⅲ. 고정길이 제곱기의 구조와 오차보상 방법
Ⅳ. 근사 캐리 생성
Ⅴ. 제안한 제곱기의 성능 분석
Ⅵ. 결론
참고문헌
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J. T. Yoo, K. F. Smith, and G. Gopalakrishnan, “A fast parallel squarer based on divider-and-conquer,” IEEE J. of Solid-State Circuits, vol. 32, pp. 909-912, June 1997.
R. K. Koagotla and W. R. Griescbach, “VLSI implementation of a 350 MHz 0.35um 8 bit merged squarer,” Electronic Letters, vol. 34, pp. 47-48, Jan. 1998.
A. G. M. Strollo and D. D. Caro, “Booth folding encoding for high performance squarer circuits,” IEEE Trans. CAS II, vol. 50, pp. 250-254, May 2003.
L. D. Van, S. S. Wang, and W. S. Feng, “Design of the lower error fixed-width multiplier and its application,” IEEE Trans. CAS II, vol. 47, pp. 1112-1118, Oct. 2000.
S. J. Jou, M. H. Tsai, and Y. L. Tsao, “Low-error reduced-width Booth multipliers for DSP applications,” IEEE Trans. CAS I, vol. 50, pp. 1470-1474, Nov. 2003.
R. K. Koagotla and W. R. Griescbach, “VLSI implementation of a 350 MHz 0.35um 8 bit merged squarer,” Electronic Letters, vol. 34, pp. 47-48, Jan. 1998.
A. G. M. Strollo and D. D. Caro, “Booth folding encoding for high performance squarer circuits,” IEEE Trans. CAS II, vol. 50, pp. 250-254, May 2003.
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