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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.3
- 수록면
- 42 - 47 (6page)
이용수
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제곱기의 부분곱 행렬은 대칭이므로 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 행렬의 높이를 줄일 수 있다. 본 논문에서는 기존 제곱기와 비교하여 효율적인 제곱기의 설계 방법을 제안한다. 또한, 제안한 제곱기에 대해 고정길이 제곱기의 설계 방법을 제안한다. 시뮬레이션을 통해 제안한 제곱기는 기존 제곱기와 비교하여 면적은 약 17%, 지연시간(propagated delay time)은 약 10%, 전력소모는 약 10%까지 감소시킬 수 있음을 보인다. 제안한 고정길이 제곱기는 기존 고정길이 제곱기와 비교하여 절대오차와 평균오차의 성능비교에서 우수하면서, 일반 제곱기(full-width)와 비교하여 면적, 지연시간, 전력소모를 각각 30%, 16%, 28%까지 감소시킬 수 있음을 보인다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 기존 제곱기의 부분곱 행렬
Ⅲ. 제안한 제곱기 및 고정길이 제곱기
Ⅳ. 실험결과
Ⅴ. 결론
참고문헌
저자소개
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1. [학술대회논문] - J. Pihl / 1996 / A multiplier and squarer generator for high performance DSP applications / Proc. IEEE 39th Midwest Symp. on Circuits and Systems : 109 ~ 112
2. [학술지(정기간행물)] - R. K. Kolagotla / 1998 / VLSI implementation of a 350 MHz 0.35μm 8 bit merged squarer / Electronic Letters 34 : 47 ~ 48
3. [학술대회논문] - K. E. Wires / 1999 / Combined unsigned and two's complement squarers / Proc. 33rd Asilomar Conference on Signals, Systems, and Computers : 1215 ~ 1219
4. [학술지(정기간행물)] - A. G. M. Strollo / 2003 / Booth folding encoding for high performance squarer circuits / IEEE Trans. Cirucits and Systems II 50 : 250 ~ 254
5. [학술대회논문] - E. G. Walters / 2004 / Truncated squarers with constant and variable correction / Proc. SPIE: Advanced Signal Processing Algorithms, Architectures, and Implementations XIII
2. [학술지(정기간행물)] - R. K. Kolagotla / 1998 / VLSI implementation of a 350 MHz 0.35μm 8 bit merged squarer / Electronic Letters 34 : 47 ~ 48
3. [학술대회논문] - K. E. Wires / 1999 / Combined unsigned and two's complement squarers / Proc. 33rd Asilomar Conference on Signals, Systems, and Computers : 1215 ~ 1219
4. [학술지(정기간행물)] - A. G. M. Strollo / 2003 / Booth folding encoding for high performance squarer circuits / IEEE Trans. Cirucits and Systems II 50 : 250 ~ 254
5. [학술대회논문] - E. G. Walters / 2004 / Truncated squarers with constant and variable correction / Proc. SPIE: Advanced Signal Processing Algorithms, Architectures, and Implementations XIII
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