지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
이용수
초록· 키워드
오류제보하기
지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트~32-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 8-b~64-b 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 가변 정밀도 승산기 구조 및 오차보상
Ⅲ. 가변 정밀도 승산기 생성기 (VPM_Gen)
Ⅳ. 성능 평가 및 검증
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (11)
참고문헌 신청
서지선, 유회준, “IP 기반 SOC 설계기술 동향”, 대한전자공학회지, vol. 29, no. 1, pp. 25-31, 2002.
M. Keating and P. Bricaud, Reuse Methodology Manual for System-On-A-Chip Designs (3rd Edition), Kluwer Academic Publishers, 2002.
강성호, 김대정, 이승준, 이찬호, “HDL을 이용한 SoC 및 IP 설계기법”, 홍릉과학출판사, 2004.
양대성, 이승기, 신경욱, “복소수 승산기 코어의 파라미터화된 소프트 IP 설계”, 한국통신학회 논문지, vol. 26, no. 10B, pp.266- 274, Oct. 2001.
“Multiplier Generator V6.0", http://www.xilinx.com/ ipcenter, 2004.
M. Keating and P. Bricaud, Reuse Methodology Manual for System-On-A-Chip Designs (3rd Edition), Kluwer Academic Publishers, 2002.
강성호, 김대정, 이승준, 이찬호, “HDL을 이용한 SoC 및 IP 설계기법”, 홍릉과학출판사, 2004.
양대성, 이승기, 신경욱, “복소수 승산기 코어의 파라미터화된 소프트 IP 설계”, 한국통신학회 논문지, vol. 26, no. 10B, pp.266- 274, Oct. 2001.
“Multiplier Generator V6.0", http://www.xilinx.com/ ipcenter, 2004.
함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
저전력 DSP 응용을 위한 가변 정밀도 승산기 코어 생성기
한국통신학회 학술대회논문집
2004 .11
-
비동기 시스템용 고성능 16비트 승산기 설계
대한전자공학회 학술대회
1999 .11
-
8X8 비트 CMOS 병행 승산기 설계 ( Design of 8X8 Bit CMOS Parallel Multiplier )
한국통신학회 학술대회논문집
1989 .01
-
8 x 8 비트 CMOS 병행 승산기 설계 ( Design of 8 x 8 bit CMOS Parallel Multiplier )
특정연구 결과 발표회 논문집
1989 .01
-
회로 복잡도를 개선한 AOP 기반의 GF(2m) 승산기
대한전자공학회 학술대회
2003 .07
-
유한체 GF(2m)상의 고속 병렬 승산기의 설계
전자공학회논문지-SC
2006 .09
-
단정도/배정도 승산을 위한 200-㎒@2.5-V 이중 모드 승산기
한국정보통신학회논문지
2000 .12
-
진보된 승산기 구성에 관한 연구
대한전자공학회 학술대회
2017 .06
-
병렬 승산기의 설계 및 구현 ( The Design and Implementation of Parallel Multipliers )
전자공학회논문지-A
1991 .03
-
4-비트 리코딩 기법을 이용한 64-b x 67-b 병렬 승산기 설계 ( A Design of 64-b x 67-b Parallel Multiplier using 4-bit Recording Scheme )
대한전자공학회 학술대회
1994 .11
-
저전력 승산기 보조 프로세서 설계
대한전자공학회 학술대회
2001 .06
-
4-비트 리코딩 기법을 이용한 64-b x 67-b 병렬 승산기 설계
대한전자공학회 학술대회
1994 .11
-
신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )
대한전자공학회 학술대회
1989 .07
-
저전력 디지털 신호처리 응용을 위한 작은 오차를 갖는 절사형 Booth 승산기 설계
한국정보통신학회논문지
2002 .04
-
2의 보수 Bit Sequential Multiplier 의 설계 ( Design of a Two`s Complement Bit Sequential Multiplier )
대한전자공학회 학술대회
1985 .01
-
A POWER MINIMIZATION TECHNIQUE IN A 54 x 54 BIT MULTIPLIER
ICVC : International Conference on VLSI and CAD
1995 .01
-
고속 병렬 승산기의 설계 및 구현 ( The Design and Implementation of Fast Parallel Multipliers )
대한전자공학회 학술대회
1990 .11
-
고속 병렬 승산기의 설계 및 구현
대한전자공학회 학술대회
1990 .11
-
2의 보수를 이용한 병렬승산기의 개선
대한전기학회 학술대회 논문집
1985 .07
-
Design of an 32 bit Asynchronous Multiplier
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
1998 .01
이 논문의 저자 정보
이 논문과 함께 이용한 논문
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2009-567-014487675