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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.10
- 수록면
- 67 - 72 (6page)
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본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.
목차
요약
Abstract
1. 서론
2. 바이패싱 Booth 곱셈기
3. 시뮬레이션 및 비교 결과
4. 결론
References
참고문헌 (12)
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1. [학술지(정기간행물)] - B.-G. Nam / 2009 / An Embedded Stream Processor Core Based on Logarithmic Arithmetic for a Low-Power 3-D Graphics SoC / IEEE J. Solid-State Circuits 44 (5) : 1554 ~ 1570
2. [학술지(정기간행물)] - M. Hasan / 2003 / A Novel Coefficient Ordering based Low Power Pipelined Radix-4 FFT Processor for Wireless LAN Applications / IEEE Transactions on Consumer Electronics 49 (1) : 128 ~ 134
3. [학술대회논문] - J. Ohban / 2002 / Multiplier Energy Reduction through Bypassing of Partial Products," / IEEE Asia-Pacific Conference on Circuits and Systems : 13 ~ 17
4. [학술대회논문] - M. C. Wen / 2005 / Low Power Parallel Multiplier with Column Bypassing / IEEE International Symposium on Circuits and Systems : 1638 ~ 1641
5. [학술대회논문] - C. C. Wang / 2006 / A Low-Power 2-Dimensional Bypassing Multiplier using 0.35um CMOS Technology / IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architecture
2. [학술지(정기간행물)] - M. Hasan / 2003 / A Novel Coefficient Ordering based Low Power Pipelined Radix-4 FFT Processor for Wireless LAN Applications / IEEE Transactions on Consumer Electronics 49 (1) : 128 ~ 134
3. [학술대회논문] - J. Ohban / 2002 / Multiplier Energy Reduction through Bypassing of Partial Products," / IEEE Asia-Pacific Conference on Circuits and Systems : 13 ~ 17
4. [학술대회논문] - M. C. Wen / 2005 / Low Power Parallel Multiplier with Column Bypassing / IEEE International Symposium on Circuits and Systems : 1638 ~ 1641
5. [학술대회논문] - C. C. Wang / 2006 / A Low-Power 2-Dimensional Bypassing Multiplier using 0.35um CMOS Technology / IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architecture
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