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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2004.11
- 수록면
- 35 - 42 (8page)
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본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16개의 정밀한 전압비교기와 32개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250㎒의 클럭 주파수에서 45mW의 선벽을 소비하였으며 측정값을 동하여 계산된 INL은 ± 0.15LSB, DNL은 ±0.15LSB, SNDR은 10㎒ 입력신호에서 50dB로 측정되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 2단 폴딩 ADC의 구조
Ⅲ. 트랜지스터 차동쌍 폴딩 회로의 동작원리
Ⅳ. 모의실험 결과
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (10)
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[학술지(정기간행물)] - Rob E. J. Van de Grift / .1984.06 / A Monolithic 8-Bit Video A/D Converter sc-19 (3) : 376 ~ 377
[학술지(정기간행물)] - ROB E.J. Van de Grift / / IEEE J. of Solid-State Circuits sc-22 : 994 ~ 953
[학술지(정기간행물)] - P.Vorenkamp / 1997. / A 12b 50MSamples/s Cascaded Folding and Interpolating ADC : 134 ~ 135
[학술지(정기간행물)] - M. Flynn / 1998. / A 400-Msample/s, 6-b CMOS folding ADC : 1932 ~ 1938
[학술지(정기간행물)] - Johan van Valburg / dec.1992. / An 8-b 650-MHz Folding ADC 27 (12) : 1662 ~ 1666
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[학술지(정기간행물)] - M. Flynn / 1998. / A 400-Msample/s, 6-b CMOS folding ADC : 1932 ~ 1938
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