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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2023.6
- 수록면
- 35 - 41 (7page)
- DOI
- 10.5573/ieie.2023.60.6.35
이용수
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본 논문은 생체신호 처리를 위해 비트를 재구성 가능한 SAR/SS ADC 구조에 점프탐색 알고리즘을 적용한 ADC를 제안한다. 기존의 SAR ADC의 로직으로 상위비트를, 그리고 더미 캐패시터에 SS의 하위비트에 해당하는 전압을 선형단조적으로 인가하는방식으로 하이브리드 구조를 설계하였다. 또한 외부 입력신호로 비트 수를 12비트와 14비트를 선택하게 설계하였다. 제안하는 ADC는 CMOS 28㎚ 공정, 1-poly 8-metal을 사용하였다. 모의실험 결과, 동작속도는 454 kS/s이고, 소모전력은 17.9 ㎼이며, ENoB은 11.8 비트, FoM은 11.3 fJ/setp이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 SAR/SS ADC 설계 방법론
Ⅲ. 제안한 ADC의 구현
Ⅳ. 실험결과 및 고찰
Ⅴ. 결론
REFERENCES
참고문헌 (6)
참고문헌 신청
X. Guo, R. Chen, Z. Chen and B. Li, "A 13b 600-675MS/s Tri-State Pipelined-SAR ADC With Inverter-Based Open-Loop Residue Amplifier," IEEE J. Solid-State Circuits, vol. 58, no. 3, pp. 624-633, Mar. 2023.
Q. Zhang et al., "A 13-Bit ENOB Third-Order Noise-Shaping SAR ADC Employing Hybrid Error Control Structure and LMS-Based Foreground Digital Calibration," IEEE J. Solid-State Circuits, vol. 57, no. 7, pp. 2181-2195, Jul. 2022.
T. Xie, T. -H. Wang, Z. Liu and S. Li, "An 84-dB-SNDR Low-OSR Fourth-Order Noise-Shaping SAR With an FIA-Assisted EF-CRFF Structure and Noise-Mitigated Push-Pull Buffer-in-Loop Technique," IEEE J. Solid-State Circuits, vol. 57, no. 12, pp. 3804-3815, Dec.
M. -K. Kim, S. -K. Hong and O. -K. Kwon, "An Area-Efficient and Low-Power 12-b SAR/Single-Slope ADC Without Calibration Method for CMOS Image Sensors," IEEE Trans. Electron Devices, vol. 63, no. 9, pp. 3599-3604, Sep. 2016.
Z. Zhu, Y. Xiao and X. Song, “VCM-basedmonotonic capacitor switching scheme for SARADC,” Electron Lett. vol. 49, no. 5, pp. 327-329, Feb. 2013.
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T. Xie, T. -H. Wang, Z. Liu and S. Li, "An 84-dB-SNDR Low-OSR Fourth-Order Noise-Shaping SAR With an FIA-Assisted EF-CRFF Structure and Noise-Mitigated Push-Pull Buffer-in-Loop Technique," IEEE J. Solid-State Circuits, vol. 57, no. 12, pp. 3804-3815, Dec.
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Z. Zhu, Y. Xiao and X. Song, “VCM-basedmonotonic capacitor switching scheme for SARADC,” Electron Lett. vol. 49, no. 5, pp. 327-329, Feb. 2013.
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