메뉴 건너뛰기
.. 내서재 .. 알림
소속 기관/학교 인증
인증하면 논문, 학술자료 등을  무료로 열람할 수 있어요.
한국대학교, 누리자동차, 시립도서관 등 나의 기관을 확인해보세요
(국내 대학 90% 이상 구독 중)
로그인 회원가입 고객센터 ENG
주제분류
인문학
인문학 일반 역사학 철학 종교학 어문학 기타 인문학
사회과학
사회과학 일반 경영학 관광학 교육학 군사학 문헌정보학 법학 사회학 신문방송학 심리과학 정치외교학 지리학 행정학 경제학 무역학 인류학 기타 사회과학
자연과학
자연과학 일반 물리학 생물학 생활과학 수학·통계학 천문학 지구과학 화학 기타 자연과학
공학
공학 일반 건축공학 기계공학 산업공학 재료·에너지공학 전기전자공학 조선해양공학 화학공학 컴퓨터학 기타공학
의약학
의학 일반 간호학 수의학 약학 한의학 기초의학 임상의학 기타 의약학
농수해양학
농수해양학 일반 농학 수산학 식품과학 임학 축산학 해상운송학 기타 농수해양학
예술체육학
예술 일반 디자인 미술 미용 사진 음악학 의상 체육 공연매체예술 기타 예술체육학
복합학
학제간연구 과학기술학 뇌인지과학 기술정책 기타 복합학

ENG

추천
검색
질문

논문 기본 정보

자료유형
학술대회자료
저자정보
이래인 (인하대학교) 서영교 (인하대학교)
저널정보
한국정보기술학회 Proceedings of KIIT Conference 한국정보기술학회 2023년도 하계종합학술대회 및 대학생논문경진대회
발행연도
2023.6
수록면
1,033 - 1,036 (4page)

이용수

표지
📌
연구주제
📖
연구배경
🔬
연구방법
🏆
연구결과
AI에게 요청하기
추천
검색
질문

초록· 키워드

오류제보하기
Multiplier은 DSP(Digital Signal Processing System) 시스템, 인공 신경망 등 여러 디지털 신호처리에서 핵심적인 요소로 고속 동작이 요구된다. 본 논문은 Modified Booth Algorithm, Wallace Tree Algorithm, Koggee Stone Adder을 이용하여 속도에 핵심을 두고 multiplier을 설계하였다. Multiplier의 속도는 부분곱의 덧셈이 속도를 결정하는 주안점으로 부분곱을 줄이는 단계, 그 부분곱을 더하는 Parallel Adder단계와 Partial Product Summation 단계로 구성되어있다. 첫 번째 단계에서는 Modified Booth Algolithm을 사용하여 부분곱을 절반으로 줄이고 다음 단계인 Wallace Tree Algorithm에서 부분곱을 병렬적으로 더하였다. 마지막 단계에서는 Kogge Stone Adder을 사용하여 Partial Product Summation을 처리하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. Multiplier
Ⅲ. 결론
참고문헌

참고문헌 (0)

참고문헌 신청
참고문헌이 DBpia에서 서비스 중이라면, [참고문헌 신청]을 통해 등록해보세요

함께 읽어보면 좋을 논문

논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!

이 논문의 저자 정보

이 논문과 함께 이용한 논문

고속 4 : 2 컴프레서를 사용한 16 x 16 비트 병렬곱셈기 구조 ( A 16 x 16 bit Parallel Multiplier Architecture using High Speed 4 : 2 Compressor )
진용선 ,  정정화 한국통신학회논문지 2000 .06
고속 4-2 압축기 구조의 설계
김승완 ,  윤희용 한국컴퓨터정보학회 학술발표논문집 2014 .01
전류모드 CMOS 다치 논리회로를 이용한 32×32-Bit Modified Booth 곱셈기 설계
이은실 ,  김정범 전자공학회논문지-SD 2003 .12
부분곱 압축단을 줄인 32×32 비트 곱셈기
홍상민 ,  김병민 ,  정인호 외 1명 전자공학회논문지-SD 2003 .06

최근 본 자료

전체보기

댓글(0)

0