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논문 기본 정보

자료유형
학술저널
저자정보
배용욱 (경운대학교) 박차훈 (경운대학교)
저널정보
Korean Institute of Information Scientists and Engineers Journal of KIISE Journal of KIISE Vol.46 No.6
발행연도
2019.6
수록면
493 - 498 (6page)
DOI
10.5626/JOK.2019.46.6.493

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대부분의 고성능 디지털 시스템에서 곱셈기는 매우 중요한 블록이다. 전통적으로 Wallace Tree 곱셈기는 CSA(Carry Save Adder)를 기반으로 구현한다. 본 논문에서는 FPGA를 이용하여 작은 인공지능망(small AI networks)을 구현할 때, 기존의 CSA와 변형 4-3 압축기를 이용하여 고속 곱셈기를 구현하는 새로운 방법을 제안한다. 특히, 변형 4-3 압축기와 소거법을 이용한 10 비트 Wallace Tree 곱셈기를 제안하였다. 그리고 이를 검증하기 위하여 Verilog-HDL를 이용하여 구현하고 이를 Xilinx ISE 14.7을 이용하여 검증을 수행하였다. 제안된 설계 방법은 전통적인 Wallace Tree 곱셈에 비하여 19.1%, 소거법에 비하여 6.2%의 지연시간을 감소시켰다.

목차

요약
Abstract
1. 서론
2. 본론
3. 실험
4. 결론
References

참고문헌 (12)

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UCI(KEPA) : I410-ECN-0101-2019-569-000782095