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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2021.11
- 수록면
- 159 - 165 (7page)
- DOI
- https://doi.org/10.22156/CS4SMB.2021.11.11.159
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A fin channel with a fin width of 20 nm and a gradually increased source/drain extension regions are fabricated on a bulk silicon wafer by using a three-dimensional selective oxidation. The detailed process steps to fabricate the proposed fin channel are explained. We are demonstrating their preliminary characteristics and properties compared with those of the conventional fin field effect transistor device (FinFET) and the bulk FinFET device via three-dimensional device simulation. Compared to control devices, the three-dimensional selective oxidation fin channel MOSFET shows a higher linear transconductance, larger drive current, and lower series resistance with nearly the same scaling-down characteristics.
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P. Cadareanu / 2021 / Parasitic Capacitance Analysis of Three-Independent-Gate Field-Effect Transistors / IEEE Journal of the Electron Devices Society 9:400~408
S. Nanda / 2021 / Implementation and Characterization of 14 nm Trigate HOI n-FinFET using Strained Silicon channel with reduced area on chip / 6th International Conference for Convergence in Technology :1~4
A. Kumar / 2019 / An Insight Into Self-Heating Effects and Its Implications on Hot Carrier Degradation for Silicon-Nanotube-Based Double Gate-All-Around (DGAA) MOSFETs / IEEE J. Electron Dev. Society 7:1100~1108
Y. K. Choi / 2001 / Sub-20nm CMOS FinFET Technologies / Int. Electron Dev. Meeting :421~424
C. T. Chuang / 1998 / SOI for Digital CMOS VLSI: Design Considerations and Advances / Proc. IEEE 86(4):689~720
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A. Kumar / 2019 / An Insight Into Self-Heating Effects and Its Implications on Hot Carrier Degradation for Silicon-Nanotube-Based Double Gate-All-Around (DGAA) MOSFETs / IEEE J. Electron Dev. Society 7:1100~1108
Y. K. Choi / 2001 / Sub-20nm CMOS FinFET Technologies / Int. Electron Dev. Meeting :421~424
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