시간-보간법을 활용한 5-bit FLASH ADC

남재원; 조영균

doi:https://doi.org/10.22156/CS4SMB.2021.11.09.124

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자료유형: 학술저널

저자정보: 남재원 (서울과학기술대학교) 조영균 (공주대학교)

저널정보: 중소기업융합학회 융합정보논문지 융합정보논문지 제11권 제9호

발행연도: 2021.9

수록면: 124 - 129 (6page)

DOI: https://doi.org/10.22156/CS4SMB.2021.11.09.124

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본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm2, 전력소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.

#FLASH ADC #시간-보간법 #비교기 #Strong-Arm 비교기 #전압-시간 변환회로 #양자화기 #FinFET #FLASH ADC #Time-interpolation #Comparator #Strong-Arm comparator #Voltage-to-time conversion circuit #Quantizer #FinFET

참고문헌 (10)

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Y.-K. Cho / 2011 / A 10-bit 30-MS/s successive approximation register analog-todigital converter for low-power sub-sampling applications / Microelectronics Journal :1335~1342

Y.-D. Jeon / 2012 / A dual-channel pipelined ADC with sub-ADC based on flash–SAR architecture / IEEE Trans. Circuits Syst. II, Exp. Briefs :741~745

P. Scholtens / 2002 / A 6 bit 1.6GS/s flash ADC in 0.18 μm CMOS using averaging termination / IEEE ISSCC Dig. Tech. Papers :168~457

X. Jiang / 2003 / A 2 GS/s 6b ADC in 0.18 μm CMOS / IEEE ISSCC Dig. Tech. Papers :322~497

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