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본 핀 채널 전계 효과 트랜지스터에서 낮은 소스/드레인 직렬 저항을 위한 새로운 선택적 산화 방식을 제안하였다. 이 방법을 이용하면, gate-all-around 구조와 점진적으로 증가되는 형태의 소스/드레인 확장영역을 갖는 핀 채널 MOSFET를 얻을 수 있다. 제안된 트랜지스터는 비교 소자에 비해 70% 이상의 소스/드레인 직렬 저항의 감소를 얻을 수 있다. 또한, 제안된 소자는 단채널 효과를 억제하면서도 높은 구동 전류와 전달컨덕턴스 특징을 보인다. 제작된 소자의 포화전류, 최대 선형 전달컨덕턴스, 최대 포화 전달컨덕턴스, subthreshold swing, 및 DIBL은 각각 305 μA/μm, 0.33 V, 13.5 μS, 76.4 μS, 78 mV/dec, 62 mV/V의 값을 갖는다.
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K. Asano / 2001 / Patterning Sub-30-nm MOSFET Gate with I-Line Lithography / IEEE Trans. Electron Devices 48(5):1004~1006
J. Kedzierski / 2003 / Extension and source/drain design for high-performance FinFET devices / IEEE Trans. Electron Devices 50(4):952~958
Chang-Hyun Park / 2004 / A 15nm Ultra-thin Body SOI CMOS Device with Double Raised Source/Drain for 90 nm Analog Applications / ETRI Journal 26(6):575~582
Y. K. Cho / 2007 / Selective oxidation fin channel MOSFETs with low source/drain series resistance / Electronics Letters 43(13):734~735
H. J. Huang / 2000 / Reduction of Source/Drain Series Resistance and Its Impact on Device Performance for PMOS Transistors with Raised Si1-xGex Source/Drain / IEEE Electron Device Lett 21(9):448~450
J. Kedzierski / 2003 / Extension and source/drain design for high-performance FinFET devices / IEEE Trans. Electron Devices 50(4):952~958
Chang-Hyun Park / 2004 / A 15nm Ultra-thin Body SOI CMOS Device with Double Raised Source/Drain for 90 nm Analog Applications / ETRI Journal 26(6):575~582
Y. K. Cho / 2007 / Selective oxidation fin channel MOSFETs with low source/drain series resistance / Electronics Letters 43(13):734~735
H. J. Huang / 2000 / Reduction of Source/Drain Series Resistance and Its Impact on Device Performance for PMOS Transistors with Raised Si1-xGex Source/Drain / IEEE Electron Device Lett 21(9):448~450
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