TSV (Through-Si-Via) 기술을 이용한 반도체의 3차원 적층 실장

조도훈; 강혜준; 서성민; 김장백; 스리하리니 라젠드란; 정재필

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자료유형: 학술저널

저자정보: 조도훈 (서울시립대학교) 강혜준 (서울시립대학교) 서성민 (서울시립대학교) 김장백 (서울시립대학교) 스리하리니 라젠드란 (서울시립대학교) 정재필 (서울시립대학교)

저널정보: 대한용접·접합학회 대한용접·접합학회지 大韓熔接·接合學會誌第39卷第3號

발행연도: 2021.6

수록면: 295 - 303 (9page)

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Recently, the electronics industry is developing toward artificial intelligence, the Internet of things, fifth-generation technology, and high-performance computing. High-density electronics packaging, high speed, high performance, and miniaturized size are required to satisfy these trends. Three-dimensional Si-chip stacking using through-Si via (TSV) has attracted the attention of industries related to these requirements. In this study, TSV fabrication using the deep reactive ion-etching process and the coating of functional layers on the TSV wall, such as insulating, adhesion, and seed layers, were investigated. In addition, Cu electroplating in the TSV was analyzed in detail. The solutions to other accompanied technical barriers for packaging high-density electronics can improve smartness and convenience.

#Three dimensional packaging #Through-Si-Via #Functional layers #Electroplating

참고문헌 (36)

참고문헌 신청

Katsuya Kikuchi / 2019 / IoT社会へ貢献する3次元集積実装技術 / Journal of The Japan Institute of Electronics Packaging 22(6):501~506

E. J. Marinissen / 2016 / IEEE Std P1838: DfT Standard-under-development for 2.5D-, 3D-, and 5.5D-SICs / Proceedings 2016 21st IEEE European Test Symposium(ETS) :1~10

Hideyuki Nishida / 2020 / IoT/5Gにおける実装技術の動向と課題，HPC/AIが求めるPackaging Technologyを探る / Journal of The Japan Institute of Electronics Packaging 23(7):562~572

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Yoshiyuki Watanabe / 2019 / パワーデバイスにおける過電流検知用TSV構造MEMSロゴスキーコイル / IEEJ Transactions on Sensors and Micromachines 139(8):238~243

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