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학술저널
저자정보
Liang Dai (Hangzhou Dianzi University) Weifeng Lü (Hangzhou Dianzi University) Mi Lin (Hangzhou Dianzi University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.4
발행연도
2020.8
수록면
349 - 356 (8page)
DOI
10.5573/JSTS.2020.20.4.349

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This study compares junctionless (JL) and inversion-mode (IM) dual-metal gate (DMG) nanowire transistors in terms of their performance fluctuations caused by work-function variation (WFV) through computer-aided-design simulation, To the best of our knowledge, this is the first of such an investigation. From the variability of the performance parameters, including the threshold voltage (VTH), transconductance (gm), saturation current (Isat), and subthreshold slope (SS), we observe that IM devices have stronger immunity to WFV than JL devices in terms of VTH and SS, whereas JL devices perform better in terms of Isat and gm from the relative fluctuation perspective. Moreover, the impact of WFV is found to become more severe as the ratio of the metal gate near the source to the entire metal gate decreases. In summary, our study can serve as a reference for optimizing the distribution of the two metals in the design of JL and IM DMG nanowire transistors.
#Dual-metal gate #nanowire transistor #process variation #work-function variation (WFV)

목차

Abstract
I. INTRODUCTION
II. DEVICE STRUCTURE AND SIMULATION
III. RESULTS AND DISCUSSION
V. CONCLUSIONS
REFERENCES

참고문헌 (25)

참고문헌 신청
K.P. Pradhan, S.K. Saha, P.K. Sahu, “Impact of Fin Height and Fin Angle Variation on the Performance Matrix of Hybrid FinFETs,” IEEE Trans. Electr. Dev. Vol. 64, pp. 52-57, 2017. google schola D. Nagy, G. Indalecio, A.J. Garcia-Loureiro, “Metal grain granularity study on a gate-all-around nanowire FET,” IEEE Trans. Electr. Dev. Vol. 64, pp. 5263-5269, 2017. google schola W.F. Lu and L. Dai, “Impact of work-function variation on analog figures-of-merits for high-k/metal-gate junctionless FinFET and gate-allaround nanowire MOSFET,” Microelectron. J. Vol. 84, pp. 54-58, 2019. google schola D. Hisamoto, W.C. Lee, J. Kedzierski, “FinFET-a self-aligned double-gate MOSFET scalable to 20 nm,” IEEE Trans. Electr. Dev. Vol. 47, pp. 2320- 2325, 2000. google schola V. Narendar, R.A. Mishra, “Analytical modeling and simulation of multigate FinFET devices and the impact of high-k dielectrics on short channel effects (SCEs),” Superlattices. Microstruct. Vol. 85, pp. 357-369, 2015. google schola

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