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자료유형
학술저널
저자정보
Hyun Woo Kim (Seoul National University) Jang Hyun Kim (Pukyong National University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.6
발행연도
2020.12
수록면
558 - 564 (7page)
DOI
10.5573/JSTS.2020.20.6.558

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This paper investigates the influence of drain voltage (V<SUB>DS</SUB>) on the work function (WF) variation (WFV) characteristics in the tunnel field-effect transistor (TFET). For sub-45 nm node technology, the high-κ and metal gate (HKMG) have been proposed to improve the TFET’s weakness for the low I<SUB>on</SUB>. However, the metal gate brings WFV in the gate due to various metal particle directions. Based on the technology computer-aided design (TCAD) simulations, the transfer characteristics, channel potential, and charge density are analyzed to confirm the relation between WFV and V<SUB>DS</SUB>. From the simulation results, the phenomena that WFV effects get decreased with lower V<SUB>DS</SUB> can be described as a channel potential pinning. This pinning is occurred by inversion charges supplied from the drain to the channel. Therefore, when low V<SUB>DS</SUB> is applied, the channel potential does not be modulated proportionally to the applied gate voltage (V<SUB>GS</SUB>). Then, it induces the limitation of tunneling occurred from the source to the channel resulting in the decrease of WFV in the TFET.
#Tunnel field-effect transistor (TFET) #high-κ/metal gate (HKMG) #work function variation (WFV) #drain bias dependency #band-to-band tunneling

목차

Abstract
I. INTRODUCTION
II. DEVICE STRUCTURE
III. RESULTS AND DISCUSSION
IV. CONCLUSIONS
REFERENCES

참고문헌 (35)

참고문헌 신청
T. Sakurai, “High-speed circuit design with scaleddown MOSFET’s and low supply voltage,” in Proceedings - IEEE International Symposium on Circuits and Systems, 1993, Vol. 3, pp. 1487-1490. google schola D. Yakimets et al., “Power aware FinFET and lateral nanosheet FET targeting for 3nm CMOS technology,” in Technical Digest - International Electron Devices Meeting, IEDM, 2018, pp. 20.4.1- 20.4.4. google schola R. Asra, M. Shrivastava, K. V. R. M. Murali, R. K. Pandey, H. Gossner, and V. R. Rao, “A tunnel FET for VDD scaling below 0.6 v with a CMOScomparable performance,” IEEE Trans. Electron Devices, Vol. 58, No. 7, pp. 1855-1863, 2011. google schola R. Gandhi, Z. Chen, N. Singh, K. Banerjee, and S. Lee, “CMOS-Compatible vertical-silicon-nanowire gate-all-around P-Type tunneling FETs with ≤ 5- mV/decade subthreshold swing,” IEEE Electron Device Lett., Vol. 32, No. 11, pp. 1504-1506, 2011. google schola M. Lanuzza, S. Strangio, F. Crupi, P. Palestri, and D. Esseni, “Mixed Tunnel-FET/MOSFET Level Shifters: A New Proposal to Extend the Tunnel- FET Application Domain,” IEEE Trans. Electron Devices, Vol. 62, No. 12, pp. 3973-3979, 2015. google schola

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