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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2020.6
- 수록면
- 526 - 534 (9page)
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이 논문에서는 2.45 ㎓에서 동작하는 PLL 설계 및 주파수와 위상 에러를 시간 축에서 확인하는 방법에 대해서 다룬다. 설계과정에서는 일반적으로 알려진 Type-Ⅱ PLL의 설계방법을 따르며, 33,800 ㎭/s 의 고유진동수(ω<SUB>n</SUB>)와 0.53의 감쇠비(ζ)를 갖도록 설계하였다. 제작결과, VCO(voltage controlled oscillator)에 PLL을 추가하였을 때 Phase Noise가 10 ㎑와 150 ㎑ offset에서 각각 22 ㏈, 58 ㏈가 감소했다. 특성실험 단계에서는 MATLAB 프로그램을 이용하여 설계된 회로에서의 초기 주파수 에러의 피크점 간격을 계산한 결과 100 ㎲가 나왔고, 오실로스코프를 이용하여 측정한 결과, 동일하게 100 μs가 나오는 것을 확인하였다. 오실로스코프를 통해 측정한 튜닝전압의 변화를 통해 출력 주파수의 최고점이 2.5 ㎓가 나올 것을 추측하였으며, 믹서를 이용해 최고 2.504 ㎓가 나온 것을 확인하였다. 또한, 주파수가 고정된 후의 비교 주파수 200 ㎑에서의 위상 오차에 대한 보상은 오실로스코프를 이용했을 때는 12.7°로 계산되었고, PSpice를 이용하였을 때, 8.93°로 계산되었다. 두 측정치 사이의 오차는 29.7 %로 이는 적분 과정에서의 근사와 튜닝전압의 fluctuation에 의한 것으로 판단된다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 이론 및 특성 식 유도
Ⅲ. 설계 및 제작
Ⅳ. 실험
Ⅴ. 결론
References
참고문헌 (10)
참고문헌 신청
S. Y. Park / 2019 / Frequency and phase locking experiments on a 2. 45 GHz, magnetron / 2019 International Vacuum Electronics Conference(IVEC) :1~2
M. I. Tahir / 2008 / Frequency and Phase Locking of a CW Magnetron: with a Digital Phase Locked Loop using Pushing Characteristics / Lancaster University
B. Yang / 2017 / Experimental study on a 5. 8 GHz power-variable phase-controlled magnetron / IEICE Transactions on Electronics E100C(10):901~907
I. A. Young / 1992 / A PLL clock generator with 5 to 110 MHz of lock range for microprocessors / IEEE Journal of Solid-State Circuits 27(11):1599~1607
W. Rhee / 1999 / Design of low-jitter 1-GHz phase-locked loops for digital clock generation / 1999 IEEE International Symposium on Circuits and Systems(ISCAS) :520~523
M. I. Tahir / 2008 / Frequency and Phase Locking of a CW Magnetron: with a Digital Phase Locked Loop using Pushing Characteristics / Lancaster University
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