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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2015.1
- 수록면
- 6 - 11 (6page)
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PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS)소자에서 게이트와 N+ 확산층 간격(Gate to Primary N+ diffusion Space;GPNS)의 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. FPW 구조와 CPS 이온주입을 행하지 않은 구조를 갖는 종래의NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 정전기 보호소자의 필요조건을 만족시키지못해 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 PPW 구조와 CPS 이온주입을 동시에 적용하여 변형설계된 소자에서는 GPNS의 변화가 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.
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A. Chatterjee / 1991 / A low-voltage triggering SCR for on-chip ESD protection at output and input pads / IEEE Electron Device Lett. 12 : 21 ~ 22
B. C. Jeon / 2002 / ESD characterization of grounded-gate NMOS with 0.35um/18V technology employing transmission line pulser (TLP) test / Proc. EOS/ESD Symp. : 362 ~ 372
C. H. Lai / 2004 / A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad / IEEE Electron Device Lett. 25 : 328 ~ 330
G. Bosselli / 1999 / Investigations on double diffused MOS (DMOS) transistors under ESD zap conditions / Proc. EOS/정전기 Symp. : 11 ~ 18
M. D. Ker / 1997 / A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's / IEEE J. Solid-State Circuits 32 : 38 ~ 51
B. C. Jeon / 2002 / ESD characterization of grounded-gate NMOS with 0.35um/18V technology employing transmission line pulser (TLP) test / Proc. EOS/ESD Symp. : 362 ~ 372
C. H. Lai / 2004 / A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad / IEEE Electron Device Lett. 25 : 328 ~ 330
G. Bosselli / 1999 / Investigations on double diffused MOS (DMOS) transistors under ESD zap conditions / Proc. EOS/정전기 Symp. : 11 ~ 18
M. D. Ker / 1997 / A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's / IEEE J. Solid-State Circuits 32 : 38 ~ 51
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