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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2018.12
- 수록면
- 1,158 - 1,162 (5page)
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안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65㎚ CMOS 공정으로 설계되었으며, 1 ㎓ ～ 3 ㎓의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1㎓에서 3.52 ㎽의 전력을 소모하고, 14.07 ㎰의 피크-투-피크 (p-p) 지터를 갖는다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
References
참고문헌 (8)
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[학술지(정기간행물)] - S. Tam / 2000 / Clock generation and distribution for the first IA-64 microprocessor / IEEE J. Solid-State Circuits 35 : 1545 ~ 1552
[학술대회논문] - B. Kim / 1994 / PLL/DLL system noise analysis for low jitter clock synthesizer design / Proc. Int. Symp. Circuits and Systems
[학술지(정기간행물)] - R. Farjad-Rad / 2002 / A low-power multiplying DLL for low-jitter multigigahertz clock generation in highly integrated digital chips / IEEE Journal of Solid-State Circuits 37 (12) : 1804 ~ 1812
[학술지(정기간행물)] - R. Farjad-Rad / 2004 / A 33-mW 8-Gb/s CMOS clock multiplier and CDR for highly integrated I/Os / IEEE J. Solid-State Circuits 39 : 1553 ~ 1561
[학술지(정기간행물)] - Jongsun Kim / 2014 / Programmable fractional-ratio frequency multiplying clock generator / Electronics Letters 50 (3) : 163 ~ 165
[학술대회논문] - B. Kim / 1994 / PLL/DLL system noise analysis for low jitter clock synthesizer design / Proc. Int. Symp. Circuits and Systems
[학술지(정기간행물)] - R. Farjad-Rad / 2002 / A low-power multiplying DLL for low-jitter multigigahertz clock generation in highly integrated digital chips / IEEE Journal of Solid-State Circuits 37 (12) : 1804 ~ 1812
[학술지(정기간행물)] - R. Farjad-Rad / 2004 / A 33-mW 8-Gb/s CMOS clock multiplier and CDR for highly integrated I/Os / IEEE J. Solid-State Circuits 39 : 1553 ~ 1561
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