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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2021.6
- 수록면
- 303 - 306 (4page)
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This paper proposes a Multiplying Delay Locked Loop(MDLL) as Frequency Multiplier using a Delay Locked Loop(DLL) without using a conventional structure using an XOR gate. The proposed structure adopts a structure for applications that are insensitive to PVT Variation, and is designed to prevent harmonic lock, which should be noted in DLL, through First Phase Canceller(FPC). This design uses an RF CMOS 55nm process and is implemented with high performance from a 1.2V power supply.
목차
Abstract
I. 서론
II. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
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