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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2019.11
- 수록면
- 68 - 71 (4page)
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A Sub-Sampling Phase Locked Loop is a divider-less Phase Locked Loop. Which is used to create low noise output frequency. Conventional SSPLL is hard to utilize because of its narrow locking range. In our working by adopting digital block which implement binary searching algorithm solve the limitation of SSPLL and achieve much faster locking time than previous technology. In addition, using pulse control added Charge Pump, pass the signal only in certain time lead to decrease of noise in output frequency. Our SSPLL use 109.375MHz for REF clock and output frequency is 875MHz.
목차
Abstract
I. Introduction
II. Circuit Implementation
Ⅲ. Simulation Result
Ⅳ. Conclusion
참고문헌
참고문헌 (0)
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