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자료유형
학술저널
저자정보
Jongsun Kim (Hongik University) Hyungsik Shin (Hongik University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.6
발행연도
2018.12
수록면
658 - 666 (9page)
DOI
10.5573/JSTS.2018.18.6.658

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This paper presents a 3.52 Gbps low-power 32:1-to-1:32 serializer/deserializer (SerDes) with a multiplying delay-locked loop (MDLL) based frequency multiplier for low-power on-chip serial-link networks. The proposed deserializer adopts a phaseinterpolator (PI)-based 2x-overdampling digital clock and data recovery (CDR) for recovering clock and data signals. The MDLL frequency multiplier provides a multiplication factor of N=16, converting input frequency of 110 MHz into output frequency of 1.76 GHz. Implemented in a 65 nm CMOS process, the proposed SerDes and MDLL perform 32:1 parallel-to-serial multiplexing and 1:32 serial-toparallel de-multiplexing conversion, while achieving a measured data rate of 3.52 Gbps, occupying an active area of 0.19 mm² and dissipating only 14 mW.
#MDLL #SerDes #clock and data recovery #on-chip network #serial link

목차

Abstract
I. INTRODUCTION
II. PROPOSED SERDES AND MDLL ARCHITECTURES
III. MEASUREMENT RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (18)

참고문헌 신청
R. N. Tadros, et al., A variation tolerant driving technique for all-digital self-timed 3-level signaling high-speed SerDes transceivers for on-chip networks, IEEE International Symposium on Circuits and Systems, pp. 1520-1523, 2014. J. Park, et al., A 9 Gbit/s serial transceiver for onchip global signaling over lossy transmission lines, IEEE Transactions on Circuits and Systems, Vol. 56, No. 8, pp. 1807-1817, 2009. S. Safwat, et al., A 12Gbps all digital low power SerDes transceiver for on-chip networking, IEEE International Symposium on Circuits and Systems, pp. 1419-1422, 2011. Klemmer et al., A 45nm CMOS RF-to-Bits LTE/WCDMA FDD/TDD 2×2 MIMO base-station transceiver SoC with 200MHz RF bandwidth, 2016 IEEE International Solid-State Circuits Conference (ISSCC), pp. 164-165, 2016. Ming Li, et al., Silicon-package co-design of a 45nm 200MHz bandwidth CMOS RF-to-Serdes transceiver system on chip (SoC), IEEE Conference on Electrical Performance of Electronic Packaging and Systems, pp. 7-10, 2016.

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