An All-digital Delay-locked Loop using a Lock-in Pre-search Algorithm for High-speed DRAMs

Jongsun Kim

doi:10.5573/JSTS.2017.17.6.825

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자료유형: 학술저널

저자정보: Jongsun Kim (Hongik University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.6

발행연도: 2017.12

수록면: 825 - 831 (7page)

DOI: 10.5573/JSTS.2017.17.6.825

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A new harmonic-free, fast-locking, all-digital delay-locked loop (DLL) that uses a lock-in pre-search (LPS) algorithm is presented for DDR3 and DDR4 SDRAMs. By adopting a new LPS algorithm that changes the propagation delay of the course delay line (CDL) with five delay steps, the DLL is able to find the approximate locking point before the normal operation. The DLL then performs a binary search and a sequential search to achieve fast locking without the harmonic lock problem. Fabricated in a 0.13-μm CMOS process, the simple digital DLL architecture achieves a wide frequency range of 0.15-to-2.2 GHz and a measured peak-to-peak clock jitter of 7 ps at 2.2 GHz. It achieves a maximum locking time of 52 clock cycles, consumes 3.1 mW at 1 GHz from a 1.2 V supply, and occupies an active area of 0.046 mm².

#Delay locked loop #DLL #DRAM #digital DLL #DDR3 #DDR4 #SDRAM

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H. Kang, et al, “Process variation tolerant alldigital 90˚ phase shift DLL for DDR3 interface,” IEEE Trans. Circuits Syst, 59, pp. 2186-2196, 2012. D. Jung, et al, “All-digital fast-locking delaylocked loop using a cyclic-locking loop for DRAM,” IEEE Trans. Circuits Syst. II, 62, pp. 1023-1027, 2015. K. Sohn, et al, “A 1.2 V 30 nm 3.2 Gb/s/pin 4 Gb DDR4 SDRAM with dual-error detection and PVTtolerant data-fetch scheme,” IEEE Trans. Circuits Syst., 48, pp. 168-177, 2006. J. Lim, et al, “A delay locked loop with a feedback edge combiner of duty-cycle corrector with a 20%? 80% input duty cycle for SDRAMs”, IEEE Trans. Circuits Syst. II, 63, pp. 141-145, 2016. R. Yang, et al, “A 40?550 MHz harmonic-free alldigital delay-locked loop using a variable SAR algorithm”, IEEE J. Solid-State Circuits, 42, pp. 361-373, 2007.

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