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학술저널
저자정보
전동익 (한양대학교) 정기석 (한양대학교)
저널정보
대한임베디드공학회 대한임베디드공학회논문지 대한임베디드공학회논문지 제12권 제4호
발행연도
2017.8
수록면
193 - 204 (12page)
DOI
http://dx.doi.org/10.14372/IEMEK.2017.12.4.193

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Various 3D-stacked DRAMs have been proposed to overcome the memory wall problem. Hybrid Memory Cube (HMC) is a true 3D-stacked DRAM with stacked DRAM layers on top of a logic layer. The logic die is mainly used to implement a memory controller for HMC, and it is connected through a high speed serial link called SerDes with a host that is either a processor or another HMC. In HMC, the serial link is crucial for both performance and power consumption. Therefore, it is important that the link is configured properly so that the required performance should be satisfied while the power consumption is minimized. In this paper, we propose a HMC system model included the high speed serial link to estimate performance accurately. Since the link modeling strictly follows the link flow control mechanism defined in the HMC spec, the actual HMC performance can be estimated accurately with respect to each link configuration. Various simulations are conducted in order to deduce the correlation between the HMC performance and the link configuration with regard to memory utilization. It is confirmed that there is a strong correlation between the achievable maximum performance of HMC and the link configuration in terms of both bandwidth and latency. Therefore, it is possible to find the best link configuration when the required HMC performance is known in advance, and finding the best configuration will lead to significant power saving while the performance requirement is satisfied.
#Hybrid memory cube (HMC) #High speed serial link #SerDes #HMC link modeling #Link analysis

목차

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참고문헌 (21)

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G. H. Loh / 2008 / 3D-Stacked Memory Architectures for Multi-Core Processors / Proceedings of International Symposium on Computer Architecture :453~464 google schola U. Kang / 2010 / 8 Gb 3-D DDR3 DRAM Using Through-Silicon-Via Technology / IEEE Journal of Solid-State Circuits 45(1):111~119 google schola D. H. Woo / 2010 / An Optimized 3D-Stacked Memory Architecture by Exploiting Excessive, High-Density TSV Bandwidth / Proceedings of International Symposium on High-Performance Computer Architecture :1~12 google schola C. Nimmagadda / 2012 / 3D Stacking: Where the Rubber Meets the Road / Proceedings of IEEE International Conference on IC Design & Technology :1~3 google schola J. S. Kim / 2011 / A 1.2V 12.8GB/s 2Gb mobile Wide-I/O DRAM with 4×128 I/Os using TSV-based stacking / Proceedings of IEEE International Solid-State Circuits Conference :496~498 google schola

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