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저자정보
Manisha Guduri (Birla Insitute of Technology - Electronics and Communications Engineering) Aminul Islam (Birla Insitute of Technology - Electronics and Communications Engineering)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.2
발행연도
2017.4
수록면
302 - 317 (16page)

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This paper proposes a new full adder design based on pass-transistor logic that offers ultralow power dissipation and superior variability together with low transistor count. The pass-transistor logic allows device count reduction through direct logic realization, and thus leads to reduction in the node capacitances as well as short-circuit currents due to the absence of supply rails. Optimum transistor sizing alleviates the adverse effects of process variations on performance metrics. The design is subjected to a comparative analysis against existing designs based on Monte Carlo simulations in a SPICE environment, using the 22-nm CMOS Predictive Technology Model (PTM). The proposed ULP adder offers 38% improvement in power in comparison to the best performing conventional designs. The trade-off in delay to achieve this power saving is estimated through the power-delay product (PDP), which is found to be competitive to conventional values. It also offers upto 79% improvement in variability in comparison to conventional designs, and provides suitable scalability in supply voltage to meet future demands of energy-efficiency in portable applications.
#Full adder #pass-transistor logic (PTL) #power-delay product (PDP) #ultralow power (ULP) #variability

목차

Abstract
I. INTRODUCTION
II. EXISTING FULL ADDER DESIGNS
III. ANALYSIS OF FULL ADDER MODULES
IV. PROPOSED ULP FULL ADDER DESIGN
V. PERFORMANCE EVALUATION
VI. CONCLUSION
REFERENCES

참고문헌 (39)

참고문헌 신청
M. Pedram, “Design technologies for Low Power VLSI”, Encyclopedia of Comp. Sci. and Tech., Vol. 36, pp. 73-96, Marcel Dekker, Inc., 1997. G. M. Blair, “Designing low power CMOS,” IEEE Electron. Commun. Eng. J., vol. 6, pp. 229?236, Oct. 1994. M. Verhelst and A. Bahai, Where Analog Meets Digital: Analog?to?Information Conversion and Beyond, in IEEE Solid-State Circuits Magazine, vol. 7, no. 3, pp. 67-80, Summer 2015. M. Wolf, Ultralow Power and the New Era of Not-So-VLSI, in IEEE Design & Test, vol. 33, no. 4, pp. 109-113, Aug. 2016. R. Shalem, E. John, and L. K. John, “A novel lowpower energy recovery full adder cell,” in Proc. Great Lakes Symp. VLSI, Feb. 1999, pp. 380?383.

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