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논문 기본 정보

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학술저널
저자정보
김형석 (서울과학기술대학교) 차혁규 (서울과학기술대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제55권 제3호(통권 제484호)
발행연도
2018.3
수록면
21 - 28 (8page)
DOI
10.5573/ieie.2018.55.3.21

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이 논문의 연구 히스토리 (2)

2018

초저전력 저잡음 듀얼 채널 CMOS 뇌신경 신호 기록 아날로그 집적회로
김형석 ,  차혁규 전자공학회논문지 2018.03 학술저널
체내 이식용 의료기기를 위한 저잡음 신경 신호 기록 CMOS 아날로그 front-end 집적회로의 설계
김형석 전기정보공학과 2018.01 학위논문

초록· 키워드

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본 논문에서는 뇌신경 신호 기록을 위한 dual-channel CMOS 아날로그 front-end 집적회로를 설계하였다. 제안 된 집적회로는 1 Hz에서 수 kHz 주파수 대역에서 관찰할 수 있는 뇌신경 신호를 처리하기 위한 저전력 저잡음 neural 증폭기와 추가적인 이득과 대역폭의 조절이 가능한 가변 이득 증폭기, 다채널 구성에서 전체 아날로그 front-end의 전력소모를 줄이고 각 채널의 re-set시간을 조절할 수 있는 제어회로로 구성되어 있다. 저전력으로 우수한 잡음 특성을 갖는 neural 증폭기를 위해 complementary cascode input 기반의 연산증폭기를 설계하였고, 가변 이득 증폭기는 저전력에 초점을 두고 current-mirror기반의 연산증폭기를 사용하고, 제어회로는 기본적인 디지털 논리회로를 응용하였다. 가변 이득 증폭기에서 6 dB에서 24 dB까지 추가이득과 1 Hz에서 440 Hz까지 high-pass cutoff 주파수 조절이 가능하고, 600 Hz에서 10 kHz까지 low-pass cutoff 주파수의 조절이 가능하다. 제어회로는 제어신호에 따라 채널을 선택하고 초기 re-set시간의 제어가 가능하며, 선택되지 않은 채널의 전력공급을 중단한다. 전체 아날로그 front-end 집적회로는 최대 63.7 dB의 전압 이득과 1 Hz에서 10 kHz 대역에 대해 3.49 μ Vrms의 integrated input referred 잡음 성능으로 noise efficiency factor는 1.96이다. 1-V 전원에서 2 μW의 전력을 소모하고, 채널 당 칩 레이아웃 면적은 0.13 mm²으로 0.18-μm 표준 CMOS 공정을 이용하여 설계하였다.
#neural amplifier #variable gain amplifier #dual-channel analog front-end

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
REFERENCES

참고문헌 (11)

참고문헌 신청
R .R. Harrison, C. Charles, “A low-power low-noise CMOS amplifier for neural recording applications”, IEEE J. of Solid-State Circuits, vol. 38, no. 6, pp. 958-965, Jun. 2003. A. R. Perez, J. R. Amaya, M. D. Restituto, A. R. Vazquez, “A low-power programmable Neural spike detection channel with embedded calibration and data compression”, IEEE Trans. Biomed. Circuits and Systems, vol. 6, no. 2, pp. 87-100, Apr. 2012. Bagheri, A., Salam, M. T., Velazquez, J. L. P., & Genov, R. “Low-frequency noise and offset rejection in DC-coupled neural amplifiers: A review and digitally-assisted design tutorial,” IEEE transactions on biomedical circuits and systems, vol. 11, pp. 161-176, Feb. 2017. H. K. Cha, “A low-voltage low-power analog front-end IC for neural recording implant devices”, Journal of the IEIE, vol.53, no.10, pp. 1480-1485, Oct. 2016. V. Chaturvedi, B. Amrutur, “An area-efficient noise-adaptive neural amplifier in 130 nm CMOS technology,” IEEE J. on Emerging and Selected Topics in Circuits and Systems, vol. 1, no. 4, pp. 536-545, Dec. 2011.

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