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저자정보
Kyul Ko (Seoul National University) Changbeom Woo (Seoul National University) Minsoo Kim (Seoul National University) Youngsoo Seo (Seoul National University) Shinkeun Kim (Seoul National University) Myounggon Kang (Korea National University of Transportation) Hyungcheol Shin (Seoul National University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.5
발행연도
2017.10
수록면
691 - 696 (6page)
DOI
10.5573/JSTS.2017.17.5.691

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In this paper, intrinsic characteristics of gate-all-around (GAA) nanoplate (NP) vertical FET (VFET) were investigated for single and multichannel structure through 3-D technology computeraided design (TCAD) simulations. The vertical device has strong immunity for the unprecedented short channel effects (SCE) and intrinsic gate delay compared with the lateral device owing to the flexible expansion channel in vertical direction. The proposed single and multi-channel NP VFETs (NP height = 40 nm) exhibit excellent characteristics with I<SUB>on</SUB>/I<SUB>off</SUB> > 105, subthreshold swing (SS) < 73 mV/decade, and draininduced barrier lowering (DIBL) < 60 mV/V.
#Gate-all-around (GAA) #nanoplate (NP) #vertical FET (VFET) #short channel effect (SCE) #multi-channel device #RC delay

목차

Abstract
I. INTRODUCTION
II. SIMULATION METHODOLOGY
III. SIMULATION RESULT AND DISCUSSION
IV. CONCLUSION
REFERENCES

참고문헌 (7)

참고문헌 신청
C. Thelander, et al, “Nanowire-based onedimensional electronics”, Master. Today, Vol. 9, No. 10, pp. 28-35, OCT., 2006. S. Maheshwaram, S. K. Manhas, G. Kaushal, B. Anand, and N. Singh, “Vertical Nanowire CMOS Parasitic Modeling and its Performance Analysis”, IEEE Transactions on Electron Devices, Vol. 60, No. 9, pp. 2943-2950, Sep., 2013. Y. Zhai, L. Mathew, R. Rao, M. Palard, S. Chopra, J. G. Ekerdt, L. F. Register, and S. K. Banerjee, “High-Performance Vertical Gate-All-Around Silicon Nanowire FET With High-k/Metal Gate”, IEEE Transactions on Electron Devices, Vol. 61, No. 11, pp. 3896-3900, Nov., 2014. C. Pan, et al, “Technology/System Codesign and Benchmarking for Lateral and Vertical GAA Nanowire FETs at 5-nm Technology Node”, IEEE Transactions on Electron Devices, Vol. 62, No. 10, pp. 3125-3132, OCT., 2015. D. Yakimets, et al, “Vertical GAAFETs for the Ultimate CMOS Scaling”, IEEE Transactions on Electron Devices, Vol. 62, No. 5, pp. 1433-1439, May. 2015.

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