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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.6
- 수록면
- 437 - 443 (7page)
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본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며， 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감 소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일 수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.
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1. [학술지(정기간행물)] - L. Benini / 2002 / Network on Chips: a New SOC Paradigm / IEEE Computer 35 (1)
2. [학술대회논문] - C.A. Zeferino / 2002 / A Study on Communication Issues for Systems-on-Chip / In Symposium on Integrated Circuits and Systems Design : 121 ~ 126
3. [학술대회논문] - E. Cota / 2003 / The Impact of NoC Reuse on the Testing of Core-based System / In Proceedings of the 21st IEEE VLSI Test Symposium
4. [학술지(정기간행물)] - E. Larsson / 2006 / Power-Aware Test Planning in the Early System-on-Chip Design Exploration Process / In IEEE Transactions on Computer 55 (2)
5. [학술대회논문] - M. Nahvi / 2001 / A Packet Switching Communication-Based Test Access Mechanism for System Chips / Test Workshop, IEEE European
2. [학술대회논문] - C.A. Zeferino / 2002 / A Study on Communication Issues for Systems-on-Chip / In Symposium on Integrated Circuits and Systems Design : 121 ~ 126
3. [학술대회논문] - E. Cota / 2003 / The Impact of NoC Reuse on the Testing of Core-based System / In Proceedings of the 21st IEEE VLSI Test Symposium
4. [학술지(정기간행물)] - E. Larsson / 2006 / Power-Aware Test Planning in the Early System-on-Chip Design Exploration Process / In IEEE Transactions on Computer 55 (2)
5. [학술대회논문] - M. Nahvi / 2001 / A Packet Switching Communication-Based Test Access Mechanism for System Chips / Test Workshop, IEEE European
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