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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
- 발행연도
- 2008.7
- 수록면
- 1,189 - 1,192 (4page)
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In this paper, we propose the test framework for reducing power in Network-on-Chip (NoC). First, the possibility of using embedded processor and on-chip network are introduced and evaluated with benchmark system to test the other embedded cores. Second, a new generation method of test pattern, which is called ‘don’t care mapping’, is presented to reduce the power consumption of on-chip network. The experimental results show that the power consumption is reduced up to 8% at the communication components.
목차
Abstract
1. Introduction
2. Related works and motivations
3. The proposed test framework
4. Case study
5. Conclusion
6. Acknowledgment
References
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