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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.2
- 수록면
- 364 - 369 (6page)
- DOI
- 10.5370/KIEE.2019.68.2.364
이용수
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Generally, since memory chips should be tested all, considering its volume, the reduction in test time for detecting faults plays an important role in reducing the overall production cost. The parallel testing of chips in one ATE is a competitive solution to solve it. In this paper, NOC is proposed as test interface architecture between DUTs and ATE. Because NOC can be extended freely, there is no limit on the number of DUTs tested at the same time. Thus, more memory can be tested with the same bandwidth of ATE. Furthermore, the proposed NOC-based parallel test method can increase the efficiency of channel usage by packet type data transmission.
목차
Abstract
1. 서론
2. NOC 인터컨넥트 기반 병렬 테스트
3. NOC를 활용한 마치 테스트 기반 메모리 병렬 테스트
4. 실험 및 결과
5. 결론
References
참고문헌 (15)
참고문헌 신청
2016 / HEAT(Hardware Enabled Algorithmic Tester) for 2.5D HBM Solution / Online article
IT&T / Model: T5588
TSE Corp
S. Seo / 2017 / Test parallelism improvement and pin reduction method for next generation memory testing using instructionbased BOST / Proc. of Korea Test Conf.(KTC)
S. Seo / 2017 / Off-Chip Test Architecture for Improving Multi-Site Testing Efficiency using Tri-State Decoder and 3V-Level Encoder / Proc. of Intl. Symp. on Quality Elec. Design(ISQED)
IT&T / Model: T5588
TSE Corp
S. Seo / 2017 / Test parallelism improvement and pin reduction method for next generation memory testing using instructionbased BOST / Proc. of Korea Test Conf.(KTC)
S. Seo / 2017 / Off-Chip Test Architecture for Improving Multi-Site Testing Efficiency using Tri-State Decoder and 3V-Level Encoder / Proc. of Intl. Symp. on Quality Elec. Design(ISQED)
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