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보호용 NMOS 소자 또는 lvtr_thyristor 소자를 사용하는 고주파 CMOS IC용 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도 있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로 모델링 방법을 제시하고, 5가지 HBM 테스트 모드에 대해 최대 4개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 HBM 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이러한 과정을 통해 고주파용 입력 보호회로로서의 두 가지 보호방식의 장단점에 대해 설명하는 한편, 각 보호용 소자의 설계와 관련되는 기준을 제시한다.
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1. [학술지(정기간행물)] - A. Chatterjee / 1991 / A low-voltage triggering SCR for on-chip ESD protection at output and input pads / IEEE Electron Devices Lett. 12 : 21 ~ 22
2. [학술지(정기간행물)] - H. Feng / 2003 / A mixed-mode ESD protection circuit simulation-design methodology / IEEE J. Soilid-State Circuits 38 : 995 ~ 1006
3. [학술지(정기간행물)] - S. Aur / 1988 / Hot-carrier reliability and ESD latent damage / IEEE Trans. Electron Devices 35 : 2189 ~ 2193
4. [단행본] - ATLAS II Framework / 2005 / Version 5.10.2.R / Silvaco International
5. [학술지(정기간행물)] - A. Amerasekera / 1991 / Characterization and modeling of second breakdown in nMOST's for extraction and ESD-related process and design parameters / IEEE Trans. Electron Devices 38 : 2161 ~ 2168
2. [학술지(정기간행물)] - H. Feng / 2003 / A mixed-mode ESD protection circuit simulation-design methodology / IEEE J. Soilid-State Circuits 38 : 995 ~ 1006
3. [학술지(정기간행물)] - S. Aur / 1988 / Hot-carrier reliability and ESD latent damage / IEEE Trans. Electron Devices 35 : 2189 ~ 2193
4. [단행본] - ATLAS II Framework / 2005 / Version 5.10.2.R / Silvaco International
5. [학술지(정기간행물)] - A. Amerasekera / 1991 / Characterization and modeling of second breakdown in nMOST's for extraction and ESD-related process and design parameters / IEEE Trans. Electron Devices 38 : 2161 ~ 2168
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