Structure Optimization of ESD Diodes for Input Protection of CMOS RF ICs

Jin-Young Choi

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자료유형: 학술저널

저자정보: Jin-Young Choi (Hongik University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.3

발행연도: 2017.6

수록면: 401 - 410 (10page)

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In this work, we show that the excessive lattice heating problem due to parasitic pnp transistor action in the diode electrostatic discharge (ESD) protection device in the diode input protection circuit, which is favorably used in CMOS RF ICs, can be solved by adopting a symmetrical cathode structure. To explain how the recipe works, we construct an equivalent circuit for input human-body model (HBM) test environment of a CMOS chip equipped with the diode protection circuit, and execute mixedmode transient simulations utilizing a 2-dimensional device simulator. We attempt an in-depth comparison study by varying device structures to suggest valuable design guidelines in designing the protection diodes connected to the VDD and VSS buses. Even though this work is based on mixed-mode simulations utilizing device and circuit simulators, the analysis given in this work clearly explain the mechanism involved, which cannot be done by measurements.

#ESD protection #diode protection device #mixed-mode simulation #parasitic bipolar transistor #RF ICs

참고문헌 (11)

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P. Leroux and M. Steyaert,. “High-performance 5.2GHz LNA with On-chip Inductor to Provide ESD Protection,” Electronics Letters, vol. 37, pp. 467-469, Mar. 2001. C.-T. Yeh, M.-D. Ker, and Y. C. Liang, “Optimization of Layout Style of ESD Protection Diode for Radio-frequency Front-end and Highspeed I/O Interface Circuits,” IEEE Trans. Device and Materials Reliability, vol. 10, pp. 238-246, June 2010. M.-T. Yang et al., “BSIM4-based Lateral Diode Model for LNA Co-designed with ESD Protection Circuit,” 11th Int. Symp. on Quality Electronic Design, 22-24, Mar. 2010, pp. 87-91. T. Au and M. Syrzycki, “Investigation of STI Diodes as Electrostatic Discharge (ESD) Protection Devices in Deep Submicron (DSM) CMOS Process,” 26th IEEE CCECE, 5-8, May 2013, pp. 1-5. K. Bhatia, N. Jack, and E. Rosenbaum, “Layout Optimization of ESD Protection Diodes for Highfrequency I/Os,” IEEE Trans. Device and Materials Reliability, vol. 9, no. 3, 465-475, Sept. 2009.

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