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저자정보
최경락 (고려대학교) 정진일 (고려대학교) 당호영 (고려대학교) 최웅 (고려대학교) 박종선 (고려대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2016년도 대한전자공학회 하계종합학술대회
발행연도
2016.6
수록면
170 - 173 (4page)

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In this paper, embedded SRAM architecture for bitonic sorter is customized to reduce the unnecessary power consumption. It can be efficiently modified by analyzing the general read and write access patterns. There are some of the needless controls between read and write operations and it can be optimized. According to the simulation results with 65nm CMOS process, the proposed embedded memory used for bitonic sorter achieves 18.75% of power savings with 4.88% of overhead compared to the conventional embedded SRAM approaches.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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