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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 전정훈
- 발행연도
- 2016
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수1
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본 논문에서는 full / half-rate의 이중 모드로 동작하는 기준 클록을 사용하지 않는 클록 데이터 복원 회로와 그 동작 알고리즘에 관하여 기술한다. 클록 데이터 복원 회로는 주파수 검출기, 위상 검출기, 차지 펌프 및 루프 필터, 그리고 전압 제어 발진기와 알고리즘 구현을 위한 디지털 블록으로 구성되어 있다. 주파수 검출기와 위상 검출기는 클록 데이터 복원 회로의 이중 모드 기능을 위하여 full / half-rate에서 동작하며 주파수 검출기는 이에 더해 일반 주파수 검출기의 불감대 영역에서도 데이터 전송률과 클록 주파수 차이를 판별할 수 있다. 제안한 이중 모드 클록 데이터 복원 회로를 시뮬레이션을 통해 검증한 결과 클록 데이터 복원에 전체 1.2 - 1.3 us의 동기화 시간이 소요되었으며, 0.5-UI 지터를 인가하였을 때 full-rate (2.7 Gb/s)와 half-rate (5.4 Gb/s) 모드에서 모두 안정적으로 클록 데이터를 복원한다.
목차
제1장 서론 1제2장 Clock Data Recovery의 구조 및 동작원리 32-1 Clock Data Recovery 32-2 기준 클록을 사용하는 CDR 52-2-1 기준 클록을 사용하는 PLL-based CDR 52-2-2 기준 클록을 사용하는 PI-based CDR 82-3 Reference-less CDR 92-3-1 Reference-less PLL-based CDR 92-3-2 Reference-less PLL-based CDR with one Loop Filter 11제3장 이중 모드 reference-less CDR과 CDR 알고리즘 153-1 이중 모드 reference-less CDR 153-1-1 이중 모드의 reference-less CDR의 전체 구성 153-1-2 이중 모드 주파수 검출기 163-1-3 이중 모드 선형 위상 검출기 183-1-4 커패시터 뱅크를 가지는 전압 제어 발진기 203-2 이중 모드 reference-less CDR 알고리즘 223-2-1 이중 모드 reference-less CDR 알고리즘의 구조 223-2-2 Coarse FD Loop 알고리즘 233-2-3 Fine FD Loop 알고리즘 27제4장 Simulation Results 30제5장 결론 37참고문헌 38Abstract 40
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