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대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2007년도 하계종합학술대회 논문집Ⅱ(반도체/컴퓨터/시스템 및 제어) 제30권 제1호
발행연도
2007.7
수록면
845 - 846 (2page)

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이 논문의 연구 히스토리 (2)

2007

Design of High Performance PFD(Phase Frequency Detector) Circuit for PLL(Phase Locked Loop)
황인호 ,  조상복 대한전자공학회 학술대회 2007.07 학술대회자료
Design of High Performance PFD(Phase Frequency Detector) Circuit for PLL(Phase Locked Loop)
황인호 ,  조상복 대한전자공학회 학술대회 2007.07 학술대회자료

초록· 키워드

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PLL(Phase Locked Loop) are widely used circuit technique in modem electronic systems. In this paper, We propose the PLL using high performance PFD(Phase Frequency Detector). We design the PFD by using TSPC (True Single Phase Clock)circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump) and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO( ... 전체 초록 보기

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. Design of PLL circuit
Ⅲ. Conclusion
Acknowledgement
REFERENCES

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