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논문 기본 정보

자료유형
학술저널
저자정보
Aby Thomas (PSG College of Technology) Dr. P. T. Vanathi (PSG College of Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.14 No.2
발행연도
2014.4
수록면
198 - 201 (4page)

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The phase frequency detector (PFD) is one of the most important building blocks of a phase locked Loop (PLL). Due to blind-zone problem, the detection range of the PFD is low. The blind zone of a PFD directly depends upon the reset time of the PFD and the pre-charge time of the internal nodes of the PFD. Taking these two parameters into consideration, a PFD is designed to achieve a small blind zone closer to the limit imposed by process-voltage-temperature variations. In this paper an enhanced architecture is proposed for dynamic logic PFD to minimize the blind-zone problem. The techniques used are inverter sizing, transistor reordering and use of pre-charge transistors. The PFD is implemented in 180 nm technology with supply voltage of 1.8 V.

목차

Abstract
I. INTRODUCTION
II. BLIND-ZONE ANALYSIS
III. ENHANCED PFD
IV. SIMULATION RESULTS
IV. CONCLUSION
REFERENCES

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