1V , 200MHz 32b Self-Timed Parallel Carry Look-Ahead Adder with Wave Pipelined Clock Control

Jeong Sik Lim ,  Kyoung Ah Chung ,  Il Hun Son

ICVC : International Conference on VLSI and CAD

1997 .01

웨이브 파이프라인 클럭 제어에 의한 1V-2.7ns 32비트 자체동기방식 병렬처리 덧셈기의 설계 ( 1V-2.7ns 32b Self-Timed Parallel Carry Look-Ahead Adder with Wave Pipelined Clock Control )

임정식 ,  조제영 ,  손일헌

전자공학회논문지-C

1998 .07

Asynchronous Wave Pipelined Adder Using Edge-Sensing Completion Detection

Yong-Sung Ahn ,  Jin-Ku Kang

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2003 .07

Ling`s Approach를 이용한 Carry Look-ahead adder 설계 및 실현에 관한 연구 ( A Study on the Design of Carry Look-ahead Adder for Ling`s Approach and Implementation )

노희돈 ,  박노경 ,  문대철

한국통신학회 학술대회논문집

1990 .01

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

Pipelined ΔΣ 변조기에 적합한 Adder-and-Accumulator (A²C)

이주애 ,  김선호 ,  김대정 외 2명

대한전자공학회 학술대회

2003 .07

Ling's Approach 를 이용한 Carry Lookahead adder 설계 및 실현에 관한 연구

노희돈 ,  박노경 ,  문대철

한국통신학회 학술대회논문집

1990 .05

High-Level Synthesis using Carry-Save-Adders

Dongwook Lee ,  Taewhan Kim

대한전자공학회 ISOCC

2004 .10

An Unbalanced Clocking Scheme for Low-Power and High-Speed Pipelined-ADCs

W.H. Choi ,  J.H. Kim ,  C.Y. Jeong 외 4명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2006 .07

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim

IEIE Transactions on Smart Processing & Computing

2019 .08

CCPL을 이용한 고속 및 저전력 16bit pipelined ELM adder 설계 ( A Design of High Speed and Low-power 16bit Pipelined ELM adder using CCPL )

김문수 ,  유범선 ,  강성현 외 2명

대한전자공학회 학술대회

1997 .01

Looking Ahead to the Next 100 years

Ji-Song Lee ,  Se ,  yon Lee

대한토목학회지

2005 .06

Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage

Jeong Seok Pa ,  k ,  Juhyun Pa 외 2명

대한전자공학회 학술대회

2017 .01

New Multiple-Valued Parallel Processing Adder Without the Use of Redundant Code Representation

To ,  u Tabata ,  Fumio Ueno

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

정확도를 높인 Approximate Adder 설계

이정원 ,  김서진 ,  김유빈 외 2명

대한전자공학회 학술대회

2020 .08

A Distributed Control Model for Pipelined Data-path Synthesis

Sun Young Hwang

KITE JOURNAL OF ELECTRONICS ENGINEERING

1991 .01

Expanding Design Space of Adder Architecture for Better Time-Area Trade-offs

Jeong-Gun Lee ,  Jeong-A Lee ,  Suk-Jin Kim 외 1명

대한전자공학회 ISOCC

2004 .10

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11

Design of Clock Gears for Low-power Media Bus

Yong-Hwan Lee ,  Hoon-Ju Chung ,  Chang-Gu Rho

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2008 .07