신경 회로망을 이용한 부동 소수점 방식 가산기 설계 ( VLSI implementation of Flouting Point Adder with Neural Network )

백승엽 ,  여진경 ,  정호선

대한전자공학회 학술대회

1989 .07

개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01

신경 회로망 개념을 이용한 32-bit 부동소수점 곱셈기 설계

이상진 ,  정호선

한국통신학회 학술대회논문집

1989 .11

32비트 벡터 부동 소수점 프로세서 설계 및 구현

박상우 ,  최백권 ,  박민형 외 2명

한국통신학회 학술대회논문집

2007 .07

정수 선형 프로그래밍을 이용한 혼합 가산기 구조의 최적 설계

이덕영 ,  이정근 ,  이정아 외 1명

정보과학회논문지 : 시스템 및 이론

2007 .08

다중입력 직렬가산기에 관한 연구 ( 대규모신경회로망에 적용가능한 구조 ) ( A Study on Multiple Input Serial Adder )

박인정

대한전자공학회 학술대회

1996 .01

신경회로망을 이용한 2-bit ECC 회로 설계 ( Design of 2-bit Error Checking and Correction Circuit Using Neural Networks )

권건태 ,  정호선 ,  이우일

대한전자공학회 학술대회

1990 .01

기호치환을 이용한 1-비트 광 가산기 구현 ( Implementation of Optical 1-bit Adder using Symbolic Substitution )

조웅호 ,  김수중

대한전자공학회 학술대회

1993 .01

1bit 전가산기와 4bit 덧셈 연산기 74LS283에서의정 논리와 부 논리에 대한 분석

정동호 ,  정태상 ,  유준복

대한전기학회 학술대회 논문집

2000 .11

고속 연산을 위한 64bit 가산기의 설계

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .06

고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .07

연산시간/회로면적 설계 공간 탐색을 통한 혼합가산기 기반 디지털 회로 설계

나영남

한국통신학회논문지

2009 .10

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

고속 Floating Point Unit 설계

오행수

전자공학회논문지-IE

2002 .06

동적 고정 소수점을 이용한 신경망 학습에서 비트폭에 따른 정확도 변화

조수정 ,  최기영

대한전자공학회 학술대회

2017 .11

1 - 비트 기호치환 가산기의 광학적인 구현 ( Optical Implementation for 1 - bit Symbolic Substitution Adder )

조웅호 ,  김수중

전자공학회논문지-A

1994 .08

Bootstrapped CMOS Differential Logic 기술을 채용한 Near-V_TH Supply에서 동작하는 64-Bit Adder 설계

오재혁 ,  정병화 ,  공배선

대한전자공학회 학술대회

2008 .06

32Bit Floating-Point Processor의 설계에 관한 연구 ( A Study on the Design of the 32-Bit Floating-Point Processor )

이건 ,  김덕진

전자공학회지

1983 .07

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

8bit 신경망 A/D 변환기 설계

김형균 ,  이학동 ,  김대순 외 2명

한국통신학회 학술대회논문집

1993 .07