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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2006.10
- 수록면
- 596 - 599 (4page)
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목차
Abstract
1 Introduction
2 Transistor-level simulation for clock paths
3 SDC file generation for static timing analysis
4 Overall design flow for static timing analysis considering clock meshes
5 Experimental results
6 Conclusions
References
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