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저자정보
Yonghwan Kim (Seoul National University) Minseok Kang (Seoul National University) Kyoung-Hwan Lim (Seoul National University) Sangdo Park (Seoul National University) Deokjin Joo (Seoul National University) Taewhan Kim (Seoul National University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2011 Conference
발행연도
2011.11
수록면
142 - 145 (4page)

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This paper overviews clock design problems related to the circuit reliability in deep submicron design technology. The topics include clock polarity assignment problem for reducing peak power/ground noise, clock mesh network design problem for tolerating clock delay variation, electromagnetic interference (EMI) aware clock optimization problem, adjustable delay buffer (ADB) allocation and assignment problem to support multiple voltage mode designs, and state encoding problem for reducing peak current in sequential elements. The last topic belongs to FSM design and is not directly related to the clock design, but it can be viewed that reducing noise at the sequential elements driven by clock signal is contained in the spectrum of reliable circuit design from clock source down to sequential elements inclusive.

목차

Abstract
I. INTRODUCTION
II. RELIABILITY AWARE CLOCK DESIGN TECHNIQ
III. CONCLUSION
ACKNOWLEDGMENT
REFERENCES

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