Design of Area Efficient High Resolution CMOS Vernier Delay Line Cell

Soonyoung Lee ,  Sikanda ,  Zulqa 외 3명

대한전자공학회 학술대회

2010 .06

A CMOS Oversampling Data Recovery Circuit With the Vernier Delay Generation Technique

박준영 ,  강진구

한국통신학회논문지

2000 .10

A High-Resolution Coarse-Fine Time-to-Digital Converter Reducing a Delay Mismatch in the Vernier Delay Line

Suk-Won Lee ,  Hyung-min Pa ,  k 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2009 .07

딜레이 체인과 버니어 구조를 이용한 2단 시간 디지털 변환기의 설계

계찬호 ,  정덕균

대한전자공학회 학술대회

2017 .06

버니어 지연단을 이용한 26ps, 8비트 게이티드 링 오실레이터 시간-디지털 변환기의 설계

진현배 ,  박형민 ,  김태호 외 1명

전자공학회논문지-SD

2011 .02

A New Delay Model for Large Digital CMOS Circuits

Dong Wook Kim ,  Won Il Cho ,  Byung Kweon Jung

ICVC : International Conference on VLSI and CAD

1997 .01

버니어 지연을 이용한 2단 시간 증폭기의 연구

이종석 ,  문용

대한전자공학회 학술대회

2009 .07

버니어 3단 시간 디지털 변환기의 연구

이종석 ,  문용

대한전자공학회 학술대회

2011 .04

효율적인 항공교통흐름 제어를 위한 VDL Mode 3 매체 접속 제어 프로토콜에 관한 연구

조윤현 ,  김용균 ,  박효달

한국통신학회 학술대회논문집

2008 .11

The Vernier delay line based Time to Digital Converter with 2.5㎰ resolution for All-Digital Phased-Locked Loop

Woosong Jung ,  Deog-Kyoon Jeong

대한전자공학회 학술대회

2020 .08

VDL(VHF Data Link) Mode 2용 상/하향변환기 성능결과 분석

김인규 ,  김태식 ,  최준수 외 1명

한국항공우주학회 학술발표회 초록집

2008 .11

CMOS 표준 셀의 자동설계 ( An Automated Design of CMOS Standard Cells )

김한흥 ,  경종민

전자공학회논문지

1986 .11

0.18μm CMOS공정을 사용한 35ps 해상력의 두 쌍 입력 지연 라인을 이용한 시간 디지털 변환기

김성우 ,  정덕균

대한전자공학회 학술대회

2011 .11

VDL Mode2 항공데이터링크 통신시스템 구현 및 지상시험

김태식 ,  김현경 ,  김인규 외 3명

한국항공우주학회 학술발표회 초록집

2009 .11

Principles of CMOS System Design

이문기

한국통신학회 워크샵

1986 .01

CMOS 인버터의 지연시간

여지환 ,  김석현 ,  황병곤

한국멀티미디어학회 학술발표논문집

1999 .11

VDL Mode-2 시스템을 위한 수신 알고리듬 설계 및 구현

이희수 ,  강동훈 ,  박효배 외 1명

전자공학회논문지-TC

2009 .10

CMOS 인버터의 지연 시간 모델 ( A Delay Model for CMOS Inverter )

김동욱 ,  최태영 ,  정병권

전자공학회논문지-C

1997 .06

누설전력소비만을 갖는 CMOS 전달게이트 회로

박대진 ,  정강민

대한전자공학회 학술대회

2008 .06