버스 레이턴시 감소와 시스템 성능 향상을 위한 스코어 중재 방식

이국표; 윤영섭

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자료유형: 학술저널

저자정보: 이국표 윤영섭

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編第46卷第2號

발행연도: 2009.2

수록면: 38 - 44 (7page)

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버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 이를 TLM 알고리즘으로 구성하여 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다. 앞으로의 버스 중재 방식은 스코어 중재 방식을 기초로 더욱더 발전할 것이며, 버스 시스템의 성능을 향상시킬 것이다.

#bus system #arbiter #Score arbitration #Transaction Level Model

참고문헌 (8)

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1. [보고서] - K. Lee / 2007 / Architecture Exploration for Performance Improvement of SoC Chip Based on AMBA System : 739 ~ 744

2. [기타자료] - / 1999 / AMBA TM Specification(AHB) (Rev 2.0) / ARM

3. [학술지(정기간행물)] - L. N. Bhuyan / 1987 / Analysis of interconnection networks with different arbiter designs / J.Parallel Distrib. Comput. 4 (4) : 384 ~ 403

4. [학술대회논문] - J. G. Delgado-Frias / 1998 / A VLSI self-compacting buffer for DAMQ communication switches / in Proc. IEEE 8th Great Lakes Symp. VLSI : 128 ~ 133

5. [학술대회논문] - A. Bystrov / 2000 / Priority Arbiters / in Proc. IEEE 6th internation Symp. ASYNC : 128 ~ 137

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