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논문 기본 정보

자료유형
학술저널
저자정보
이국표 (영진전문대학) 고시영 (경일대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제13권 제8호
발행연도
2009.8
수록면
1,653 - 1,658 (6page)

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SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.
#SoC #arbiter #Fixed priority #Round-robin #TDMA #Lottery bus

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 모델
Ⅲ. 결과 및 토의
Ⅳ. 결론
참고문헌

참고문헌 (7)

참고문헌 신청
1. [학술대회논문] - E. Salminen / 2002 / Overview of bus-based system-on-chip interconnections / in Proc. IEEE Int.Symp. Circuits Syst. : II-372 ~ II-375 google schola 2. [학술지(정기간행물)] - K. Lahiri / 2004 / Design Space Exploration for Optimizing On-Chip Communication Architectures / IEEE Trans. Computer-Aided Design 23 : 952 ~ 961 google schola 3. [학술지(정기간행물)] - A. B. Kovaleski / 1983 / High-Speed Bus Arbiter for Multiprocessor / IEEE Proc. 130 (2) google schola 4. [학술지(정기간행물)] - 이국표 / 2008 / 마스터와 슬레이브에 따른 싱글버스와다중버스 토폴로지의 성능분석 / 전자공학회논문지 - SD 45 (9) : 96 ~ 102 dbpia 5. [기타자료] - / 1999 / AMBA TM Specification(AHB) (Rev 2.0) / ARM Ltd google schola

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