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논문 기본 정보

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학술저널
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저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.6 No.4
발행연도
2006.12
수록면
264 - 269 (6page)

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이 논문의 연구 히스토리 (3)

2006

A 0.12㎓-1.4㎓ DLL-based Clock Generator with a Multiplied 4-phase Clock Using a 0.18㎛ CMOS Process
Hyung-Joon Chi ,  Jae-seung Lee ,  Jae-Yoon Sim 외 2명 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 2006.12 학술저널
A 0.12GHz-1.4GHz DLL-based clock generator with a multiplied 4-phase clock using a 0.18um CMOS Process
Hyung-Joon Chi ,  Jae-seung Lee ,  Hong-June Pa 외 1명 대한전자공학회 ISOCC 2006.10 학술대회자료

2004

A 4-Gb/s Single-Ended Transmitter for DRAM Interface with Pre-Emphasis and Low Skew Multiplexing using a 0.25um CMOS Process
Hyung-Joon Chi ,  Seung-Jun Bae ,  Hong-June Pa 외 1명 대한전자공학회 ISOCC 2004.10 학술대회자료

초록· 키워드

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A 0.12㎓~1.4㎓ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18㎛ CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-topeak jitter of 14.4ps were measured at 1.25㎓ output. The operating range is 0.12G㎓ ~ 1.4㎓. It consumes 57㎽ and occupies 450<SUP>*</SUP>325㎛2 of die area.
#Delay-locked loop(DLL) #phase detector(PD) #clock generator #edge combiner #low jitter #adaptive bandwidth

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. ARCHITECTURE
Ⅲ. MEASUREMENT RESULTS
Ⅳ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES

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