A V-Band CMOS Frequency Doubler in 65 nm CMOS

유인철; 조동욱; 변철우

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자료유형: 학술저널

저자정보: 유인철 (단국대학교) 조동욱 (단국대학교) 변철우 (단국대학교)

저널정보: 한국과학기술원 정보전자연구소 IDEC Journal of Integrated Circuits and Systems IDEC Journal of Integrated Circuits and Systems Vol.10 No.3

발행연도: 2024.7

수록면: 43 - 47 (5page)

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This article introduces a high output power and high conversion gain millimeter-wave CMOS frequency doubler. The frequency doubler adopts the optimum transistor size and gate bias voltage to achieve high output power, high conversion gain and high efficiency. The measured results demonstrate a peak conversion gain (CG) of 1.45 dB, a peak DC-to- RF efficiency of 11.26 % and a saturated output power of 5.65 dBm at 63 GHz. At the peak CG, the 3-dB bandwidth is 8.9 GHz from 57 to 65.9 GHz. The fundamental rejection is larger than 10.75 dB from 57 to 66 GHz. The chip area, including RF and DC pads, is 0.4 × 0.5 mm2 in 65-nm CMOS process. The power consumption is 12 mW at an input power of 0 dBm.

#60 GHz #CMOS #conversion gain #efficiency #frequency doubler #fundamental rejection #millimeter-wave #multiplier #output power #V-band

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